1. Verilog의 입·출력 / 모듈

다음의 블록을 생성하고자 할 때 Verilog가 어떻게 사용되는지를 보자. module mod1( inputwire [1:0]A, outputwireB, outputwireC ); assignB =A[0] & A[1]; assignC = ~(A[0] | A[1]); endmodule 인풋 A와 아웃풋 B, C가 존재하고, 블록 내부에서는 인풋 A에 의해 아웃풋 B가 결과로 나오게 되는 AND 게이트와 아웃풋 C가 결과로 나오는 NOR 게이트가 구성되어 있다. 그렇다면 현재 위 코드에서 사용된 wire가 무엇인지를 정의할 필요가 있습니다. Verilog에서는 wire와 reg를 통해 타입을 규정하게 됩니다. 그 중 wire는 값을 저장할 수 있고, reg는 레지스터와 같이 값을 저장할 수 있음을 말합니다...

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• · 2023. 7. 3.
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0. ASIC 설계 과정

ASIC은 Application Specific Integrated Circuit의 준말로, 특정한 목적과 기능을 위해 맞춰진 집적회로(IC)를 말한다. 즉, 주문형 반도체는 고객의 목적을 위해 필요한 기능을 수행하도록 제작되는 것을 말한다. 이러한 반도체를 만들기 위해서는 일반적인 설계 과정이 존재할 수 밖에 없는데 다음과 같다. 1. Application : 어떠한 목적을 가진 칩을 만들것인가? 2. Specifiaction : 요구되는 목적과 성능을 위해 칩을 어떻게 구성할 것인가? - 비단 반도체 업계에서만 그러는 것이 아닌, 공학 분야에 적용되는 단계이다. 최종 결과를 뽑아내기 위해서는 그에 알맞은 스펙을 명확하게는 아니여도 추상적으로는 머릿속으로 그려볼 수 있어야 한다. 이 단계에서는 추상적으..

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• · 2023. 6. 27.
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