2. Verilog의 벡터(Vector) 표현 및 카운터 모듈 예제

 - Bunch of Variables or Nets를 말하며, 선 다발(Bus)을 의미한다.

기본적인 선언

<Data Type> [Left Range : Right Range] <Name>

reg [0:7] A, B; // Two 8 bit reg with MSB as the 0th bit

wire [3:0] Data; // 4 bit wire with MSB as the 4th bit

 

module	cter(
input	wire			rst,
input	wire			clk,
input	wire			jmp,
input	wire	[3:0]	jump,
output	rg		[3:0]	count // 3-bit counter module
);
always @(posedge clk) // sync logic
begin

	if(rst)	count = 0; // reset signal is high, module reset
    else if(jmp) count = count + jump;
    else		 count = count + 1'b1;
    
    end
    
endmodule

 

모듈 해석 :

CLK가 Positive Edge마다 인풋에 의해 아웃풋을 조정하게 되는데

Reset 신호가 1일 때, 카운터는 0으로 초기화되고 그 이후에는 모듈에 정의로 움직인다.