챕터
1. TR Vertical Structure
2. PMOS, NMOS, CMOS
) NMOS & PMOS
) CMOS
3. Inverter
) 인버터
) NMOS 인버터
) CMOS 인버터
) Noise Margins
) Delay
학부 이후로는 물성에대해 공부한 기억이 없습니다. 따라서 현재 포스팅에 대해서는 설명의 자세함을 줄여 자명한 것만을 기술합니다.
1. TR Vertical Structure
MOSFET 구조
Metal-Oxide-Semiconductor Field-Effect
Gate에 Vth 이상의 전압 인가 → Source와 Drain 사이 반전층 형성
Channel 형성으로 Source → Drain 전류 흐름 형성
vs BJT(Bipolar Junction Transistor)
| BJT | FET | |
| 동작원리 | 전류로서 제어 | 전압으로 전류를 제어 |
| 극성 | Bipolar | Unipolar |
| 명칭 | Base/Collector/Emitter | Gate/Drain/Source |
| 장점 | 빠르다 전류 용량이 크다 |
제조가 간편하다 동작 해석이 단순하다 온도에 덜 민감하다 |
| 소자 구분 | NPN, PNP | N채널, P채널 |
2. PMOS, NMOS, CMOS
) NMOS & PMOS
n+ 도핑된 영역을 Source, Drain
산화막 위에 메탈이 접합된 영역을 Gate
Gate에 양전압을 걸면 Gate엔 양전하가, P 기판에는 음전하가 집결해 통로가 생성된다.
이를 통해 전류의 흐름이 발생하게 된다.
PMOS는 이와 반대의 동작 원리를 가진다.
By the way, 한 가지 궁금점이 발현한다.
왜 대부분의 책과 강의에서는 P-Substrate를 기준으로 FET을 설명하는 것일까.
PMOS를 만들기 위해서는 N-Substrate에 만드는 것이 합리적인 생각아닌가.
결론적으로는 효율에서 떨어지기 때문인데,
전자이동도(electron mobility)는 정공이동도(hole mobility) 보다 크다.
따라서, 동일 조건 하에 NMOS가 PMOS에 비해 더 빠르게 동작한다는 것이다.
※ 학부에서 배우길 전자의 Mobility는 정공에 비해 2.7배 빠르다고 학습한다.
PN Junction에서 전류의 흐름을 없애기 위해서는, 전자에 비해 상대적으로 느린 정공을 다수 캐리어(Majority Carrier)로 갖는 P-Substrate를 사용하는 것이 더 효율적이라는 것이다.
이로 인해, 우리가 CMOS를 기반으로 Inverter 등을 만들어 딜레이와 같은 것을 계산할 때에도 대략 2~3배 정도의 차이가 나는 이유를 알 수 있다. 결국 이동속도를 맞추기 위해서는 그만큼의 크기가 필요하니깐 말이다.
) CMOS
Complementary Metal-Oxide Semiconductor
NMOS와 PMOS를 모두 사용하는 방식으로 상반되는 특징을 사용해 성질을 보완하는 특성을 갖는다. 즉, 스위칭을 할 때, 하나의 TR이 On되면, 다른 TR은 Off가 되는 방식이다.
NMOS의 경우, High가 들어왔을 때 전류가 흐른다.
PMOS의 경우, Low가 들어왔을 때 전류가 흐른다.
이를 통해 우리가 상호보완하는 성격을 가진다고 할 수 있다.
위와 같은 성질을 이용해 우리는 Inverter를 설계할 수 있다.
CMOS의 장점
- 하나만 켜진 상태가 됨으로써, Static 전력이 낮습니다.
※ 스위칭할 때는 움직이기 때문에 Dynamic이라고 합니다. - Noise Margin이 큽니다.(노이즈 마진에 대해서는 Inverter에서 추가적인 설명.)
VDD 혹은 GND에 연결이 되어 있기 때문에 출력은 항상 0 또는 1에 도달할 수 있습니다.
3. Inverter
) 인버터
NOT을 행하는 회로 소자로, Input이 0/1일 때, Output이 1/0이 나오는 소자.
) NMOS 인버터
Input과 VDD에 High를 인가하면, 채널이 형성되어 Ground 전류가 흐르고, Output은 Low가 된다.
Input에 Low를 인가하면 채널이 형성되지 않기 때문에, VDD의 전압이 그대로 Output으로 흘러 High가 나온다.
아날로그 쪽에서는 이러한 종류의 인버터를 만들고 있는 것으로 알고 있는데, 전류를 계속 흘려줘야 한다고 했던 것 같다.
해당 내용에 대해서는 정확히 아는 바가 없어, 댓글로 알려주시면 감사하겠습니다.
) CMOS 인버터
Input에 High가 인가되면 NMOS는 채널 형성, PMOS는 Open이 된다.
Low가 인가되면 PMOS는 채널 형성, NMOS는 Open이 된다.
NMOS와 PMOS를 동시에 사용함으로써 면적이 커지는 단점이 존재한다.
But, 전력 소모에 있어 하나의 MOSFET을 사용했을 때보다 효율적이다.
CMOS를 사용한 인버터의 동작원리는 자세히 알아둘 필요가 있다.
학부에서는 단순히 로직 게이트를 사용해 AND, OR 등의 게이트를 만들었으나,
디지털 설계에서는 NAND와 NOR을 사용하게 된다. 로직 게이트 안에 트랜지스터가 어떤 구조로 되어 있는지에 대해서는 다음 글에서 다루도록 할 것이다.
) Noise Margins
Vo는 Vi에 비해 안정적인 값으로 출력되는데, 이 범위에서 노이즈가 발생해도 다음 결과에 영향을 주지 않는 범위를 일컬어 Noise Margin이라 한다.
노이즈 마진이 크다는 것은 그만큼 안정된 동작을 할 수 있다는 것을 의미하며, 아날로그 회로에 비해 디지털 회로가 가지는 장점이다.
Indeterminate Region이 작을수록 노이즈 마진이 큰 것을 의미하며, 노이즈에 강하다.
) VIL - VOL = 저전압 레벨 노이즈 마진
) VOH - VIH = 고전압 레벨 노이즈 마진
사실 여기까지 왔으면 아마 학부 3, 4학년 정도가 되지 않았을까 싶다.
해당 내용은 필자가 4학년 2학기에 배웠던 것으로, 중요하게 다뤘던 내용 중 하나이다.
) Delay
tpdr : rising propagation delay
rising output crossing VDD/2
tpdf : falling propagation delay
falling output crossing VDD
tpd : average propagation delay
input Crossing 50% 지점에서 Output Crossing 50% 지점까지 도달하는데 걸리는 가장 긴 시간
tpd = (tpdr + tpdf) / 2
tr : rise time
20%에서 80%까지 증가하는데 걸리는 시간
0.2VDD to 0.8VDD
tf : fall time
80%에서 20%까지 감소하는데 걸리는 시간
0.8VDD to 0.2VDD
tcdr : rising contamination delay
tcdr : falling contamination delay
tcd : average contamination delay
input Crossing 50% 지점에서 Output Crossing 50% 지점까지 도달하는데 걸리는 가장 짧은 시간
tcd = (tcdr + tcdf) / 2
딜레이 쪽 관련 용어는 위와 같은데, 이에 대해 자세하게 배우지는 않았다.
하지만, 위에서 말했듯이 '디지털 VLSI' 과목을 수강하며 행했던 프로젝트로, ngSpice를 사용하여 인버터를 나열하는 것을 진행했었는데, 해당 설계를 하며 Rising Time, Falling Time 등을 계속해서 봤던 기억이 있다.
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